nVidia 790i & QX9770 @ 500FSB
Ο Kris Boughton από το www.anandtech.com δοκιμάζοντας μία ASUS Striker II Extreme μαζί με έναν QX9770 (45nm) και 8GB (4x2GB) DDR3 μνήμη της OCZ κατάφερε να πιάσει 500FSB Prime95 stable!
Ο Kris Boughton από το www.anandtech.com δοκιμάζοντας μία ASUS Striker II Extreme μαζί με έναν QX9770 (45nm) και 8GB (4x2GB) DDR3 μνήμη της OCZ κατάφερε να πιάσει 500FSB Prime95 stable!
Tο επίτευγμα αυτό γίνεται ακόμα πιο εντυπωσιακό αν αναλογιστούμε πως η μνήμη έτρεχε στα DDR3-2000, 9-9-9-28 (CL-tRCD-tRP-tRAS)...και αυτό με 8GB!
Στο άρθρο τονίζεται η σημασία του tRFC για την επίτευξη τέτοιας συχνότητας/χρονισμών μνήμης, ενώ τη δυνατότητα ρύθμισης του tRFC από το bios σε 790i chipset τη δίνει προς το παρόν μόνο η Striker II Extreme.
[ Διαβάστε περισσότερα εδώ...]
 |
Tο επίτευγμα αυτό γίνεται ακόμα πιο εντυπωσιακό αν αναλογιστούμε πως η μνήμη έτρεχε στα DDR3-2000, 9-9-9-28 (CL-tRCD-tRP-tRAS)...και αυτό με 8GB!
Στο άρθρο τονίζεται η σημασία του tRFC για την επίτευξη τέτοιας συχνότητας/χρονισμών μνήμης, ενώ τη δυνατότητα ρύθμισης του tRFC από το bios σε 790i chipset τη δίνει προς το παρόν μόνο η Striker II Extreme.
Disse:
One of the secrets to running high physical memory densities – whether DDR2 or DDR3 – is tRFC, an important memory timing parameter, necessary for the proper refresh of DDR SDRAM circuitry. JEDEC provides different tRFC minimum value specifications for each device density, but they are generally ignored by most overclockers when it comes to achieving maximum system performance.
Because of the memory design, DDR SDRAM must be periodically refreshed in order to retain the validity of data stored in each memory cell. All banks of the DDR SDRAM must be precharged and idle for a minimum of the Precharge Time (tRP) before this refresh command can be applied. Once the refresh cycle has completed, all banks of the DDR SDRAM will then be in the precharged (idle) state. A delay between the Refresh Command and the next Active Command or subsequent Refresh Command must be greater than or equal to the Refresh Cycle Time (tRFC).
One of the secrets to running high physical memory densities – whether DDR2 or DDR3 – is tRFC, an important memory timing parameter, necessary for the proper refresh of DDR SDRAM circuitry. JEDEC provides different tRFC minimum value specifications for each device density, but they are generally ignored by most overclockers when it comes to achieving maximum system performance.
Because of the memory design, DDR SDRAM must be periodically refreshed in order to retain the validity of data stored in each memory cell. All banks of the DDR SDRAM must be precharged and idle for a minimum of the Precharge Time (tRP) before this refresh command can be applied. Once the refresh cycle has completed, all banks of the DDR SDRAM will then be in the precharged (idle) state. A delay between the Refresh Command and the next Active Command or subsequent Refresh Command must be greater than or equal to the Refresh Cycle Time (tRFC).
[ Διαβάστε περισσότερα εδώ...]
